title: 如何才能看到verilog，就知道综合出来的电路呢？
desc: 就是一看到verilog 就知道被综合成什么电路，通过什么方法训练多久能达到这样的水平？或者至少一些基本的电路能看出来，各位有资料推荐吗？
topic: 芯片（集成电路）
content: always posedge clk begin ...... end 这是综合成D触发器，过程块内的语句是触发器输入端的组合逻辑 always enable begin ...... end 综合成锁存器，过程块内的语句是锁存器输入端的组合逻辑 always a or b or c or d or....（敏感表完整） begin ...... end 综合成组合逻辑块 assign赋值都是组合逻辑 if和case通常生产MUX for循环就是把循环内容复制成N个相同的电路 加减乘除生成的具体电路取决于库和设计约束。简单的
answerer_tags: 差点没头的林克