title: FPGA异步fifo？补充：能不能做到full标志产生时即使输入使能有效，写地址不自加？
desc: 最近在学习用verilog做一个异步fifo。顶层模块和传统的类似 ，用到了 读 写模块 外加格雷码计数器计算地址指针，同时同步器将指针输出作为。比如读地址指针输出与写地址指针比较。但问题是 用testbench仿真由于用到同步器 empty和full信号产生总是存在2个时钟周期延迟，请问怎么解决？ 另外 是否有必要研究下赛灵思 fpga中内置的fifo 做一个testbench 看看真正的波形？
topic: FPGA
content: 终于有能回答的题目了，让我借这个机会好好装个B。---------------------------------------------------人生第一个分割线--------------------------------------------------------------- 首先我们假设读者对异步fifo的相关知识亚稳态的危害以及格雷码有一个大概的了解。在此基础上我们来讨论这个异步fifo的工作流程 整个系统的接口分别为 input wire rstn， 复位信号 input wire inputclk， 输入时钟信号 input wi
answerer_tags: 最近在为2代的amba协议总线开发外设