title: 如何看懂别人写的verilog代码？
desc: 现在要用到师兄写的一段verilog代码，师兄说代码没验证过，我得先验证，结果发现好多错误，就想试图看懂代码，结果感觉错综复杂，不知道从哪儿下手？<br><br>顺便给点意见怎么书写一段优秀的代码？通过什么方式可以增长这方面的经验？
topic: FPGA
content: 垃圾代码不建议要。但是如果非要的话。1.规整格式 2.伪码替换 3.画数据流和控制流关系图，标注带宽位宽以及延时关系，标记时钟域复位域，模块从属关系。4.写激励仿真，改掉语法错误 5.对照伪码和数据流理清设计思路如果师兄还在这个很简单 6.根据仿真修改错误并验证 7.根据理解重写代码或者直接交差。虽然说对大多数情况而言，由于过多的并行执行，看懂一个代码比较困难，因此大部分人宁愿重写。但是实际中往往不可避免的要
answerer_tags: 自己的路，总要走出去